SIwave使用范围
Ansoft SIwave虽然功能很强，但并非你把PCB导入，它就能劈哩啪啦帮你算出来整块板子的worst trace在哪里，频宽限制在哪里。故必需由有经验的工程设计人员，以系统化的设计步骤导入此软件检查PCB design。1. 评估板子的复杂度，决定所用层数、堆栈结构、线宽(特性阻抗)与线距(建议高速讯号若有长距离并排走，间距三倍线宽)。先用Polar软件，仿真大致的特性阻抗，调整堆栈结构与线宽
PCB的堆栈结构(几层板?是采用Broadside-coupled stripline或是Edge-coupled stripline)、线宽与线距，必须先定义下来，其它设计考虑才能继续，因为这些共同决定了特性阻抗值。整块板子的走线必须一致follow此定义，这样才能确保基本条件的一致。
1. Layout完成30%~50%时，先把power、ground plane的铺铜画出来，可以先做整板谐振模拟(resonant)。藉由调整分割平面与增加decoupling capacitor来消除谐振。
• 加完decoupling capacitor后，"Validation Check"重做
• 建议做100MHz~1GHz的频宽范围内都没有谐振，".siw"另存档
• 做PI分析时，别忘记在power supply端加上一个power-ground的1奥姆的电阻当作power supply module，没加的话会影响低频成份的模拟结果
3. 分割区块(Clip)，只留要分析的区域，减少每一次做模拟的时间。
• 将切割后区域的不连续net整理，"Validation Check"重做，".siw"另存档
4. 找一条板子上比较好的走线，与一条板子上比较差的走线(也可找内层与外层走线比对)，分析Z参数与S参数。
• 要有放"Port"，才能做Z参数与S参数分析，放port时所定义的positive \ negative terminal在哪一层要注意
• 一条trace必须起始端与终端都有放port，那做出的TDR波形才是正确的
• 若此时板子还没完成，有些ground via还没打，会造成换层的走线因为参考地平面可能也换层，回流路径不连续，导致TDR模拟结果不佳，请自己补ground via将不同的地平面充份连接。
走线设计上尽量保持对称性与一致性，这样可以很容易看出整块板子上千条的讯号中，哪些走法的走线比较差。比方说：两两对接的走线当成一类、三端对接的走线当一类、四端对接的走线当一类，没有via换层的走线当一类、换层一次的走线当一类...依此类推的对所有走线分级管理
5. 整板layout完成，加上decoupling capacitors后，需要再跑一次谐振模拟。因为用SIwave加的电容与实际layout加的效果不一定一模一样(size and location issue)；另外，实际走线完有些相邻的整排via会把plane不预期的打破，而新增谐振点。
高速讯号、Differential pair，与不容许有相位差的走线，列为优先检查项目。这些走线的相邻reference ground plane必须连贯，必须检查贯孔对SI的影响
以上靠SIwave就可完成，以下则需要Designer/Nexxim
1. 比对critical line的propagation delay。
内层与外层的传输线速度是不一样的，不是走等长就好，另外换层的via影响也很大。
2. 比对noise trace或高速讯讯号线相邻走线的cross-talk
3. Differential pair的特性，与眼图
4. 天线分析与Far Field分析 讲的很全面的。 有几个地方是错误的.
比如TDR....
频带限制...
等等地方 1# wyanon
谢谢，学习 有几个地方是错误的.
比如TDR....
频带限制...
等等地方
long.yang 发表于 2008-12-12 09:14 http://www.simol.cn/images/common/back.gif
请详细更正你所提到的错误地方，谢谢 好资料 至少能对软件多些了解 非常不错,长进了! 初学阶段，还不知道是否有不对的地方，感觉以这样的方式来分享很好。感受到很多东西！ 谢谢
分享,
学习一下 xiexie顶楼主 想弄块板子试试 我目前正想学习SIWAVE，不知要从哪下手，请高手指点，谢谢！ 不管怎样，肯定有它对的地方，我们要在实践中验证！ 講的很不錯,但有聽沒有懂,新 講的很不錯,但有聽沒有懂,新手使用中,還是感謝你 讲的可以，继续分享 谢谢！！很好，多交流！！1 我想仿真要用不同的工具交替使用才完整的。 多谢楼主分享 不错！！！！
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